بعد إطلاق الجيل الثاني من المعالجات AMD EPYC "ROME"، حيث يوجد ما مجموعه 9 نماذج، الآن نحن نعلم أن الشركة تستعد أقل من 15 وحدات المعالجة المركزية المختلفة ل 3rd الجنرال عمد كما AMD EPYC ميلان.
إذا كانت البيانات صحيحة ، فلن يتضمن نموذج أعلى النطاق شيئًا أقل من ذلك 10 يموت لإضافة كحد أقصى 80 النوى تعلق على وحدة تحكم ذاكرة Octa(8)-قناة، هناك العديد من المتغيرات مع عدد أقل من النوى ، ولكن أين يمكن استخدام هذه المساحة الخالية عن طريق إضافة ذاكرة HBM لتحسين السرعات بشكل كبير إلى جانب يموت I / O المعروفة بالفعل. بهذه الطريقة يمكن أن تشمل الشركة بحد أقصى 10 يموت (80 النوى) مع مساحة ل 4 رقائق ذاكرة HBM ؛ و I / O يموت أو على سبيل المثال اختيار 8 يموت (64 النوى) + 6 يموت من ذاكرة HBM + I / O يموت ، لذلك سيكون للشركة سيطرة كبيرة على تخصيص السيليكون.
يمكن أن يقدم تصميم يعتمد على مداخل (وسيط) مع ذاكرة HBM مدمجة أسرع بكثير وصول ونقل الأوقات من الذاكرة التقليدية المستندة إلى DDR ، حيث يمكن أن تعمل قناة DDR بمثابة عنق الزجاجة. مع التوصيل البيني و I / O و interposer ، فإن التخلص من الاختناقات الموجودة عند الانضمام إلى وحدة المعالجة المركزية مع ذاكرة HBM سيؤدي إلى تسارع كبير للتطبيقات التي تعتمد بشكل كبير على الذاكرة ، مع مراعاة أن هذا التكوين سيؤدي إلى السرعة أسرع بكثير مقارنة بالذاكرة القياسية التي لدينا اليوم ، أي ذاكرة الوصول العشوائي DDR4.
تجدر الإشارة إلى أن التسريبات السابقة قد أشارت إلى أن AMD Milan لديها تصميم 8 + 1 ، أي: 64 النوى + 1 HBM رقاقة الذاكرة، وهي خطوة منطقية إلى حد ما من قبل AMD بسبب قيود ذاكرة DDR4 ، شيء يمكن أن يحل DDR5 في المستقبل ، لذلك مع ذاكرة DDR5 يمكننا أن نرى حتى وحدة المعالجة المركزية مع 14 يموت (112 النوى) + يموت I / O.
عبر: Wccftech
